12 吋光罩如何解開 High NA EUV 的 AI 大晶片瓶頸

圖片：TechLab 自製資訊圖

TechLab 編輯部（譯）·2026-09-08

台積電與 ASML 正推動把業界長年使用的 6 吋光罩擴展至 12 吋，目標是配合 High NA EUV 微影設備，讓接近 800 平方毫米的大型 AI 資料中心晶片可維持單次曝光。TechNews 科技新報報道，這項合作已在 2026 年 9 月獲公開確認，暫定路線是台積電先於 2030 年在先進製程導入 High NA EUV，初期繼續使用 6 吋光罩；12 吋光罩試產線計劃於 2031 年建立，至 2033 年才瞄準先進製程量產。

這是一項很遠期、而且涉及龐大基建的規劃。所謂 12 吋，並非把一塊光罩簡單放大便可投產；從光罩基板、薄膜、寫入和檢測修補工具，到晶圓廠內搬運系統，都要配合新尺寸。換言之，台積電與 ASML 的合作為供應鏈提供了明確方向，但量產時間、生產力增幅及產業採納程度，仍取決於多個環節能否按計劃成熟。

曝光範圍縮小，碰上 AI 晶片愈做愈大

High NA EUV 的價值在於可印製更精細的電路圖案，但 TechNews 科技新報指出，ASML 採用變形光學系統後，單次曝光可覆蓋的面積約降至上一代設備的一半。這個取捨對一般晶片未必即時構成障礙，卻正好碰上 AI 資料中心處理器持續追求更大面積，以容納更多運算單元及相關電路的趨勢。

報道以 Nvidia 和 Google 等公司設計的資料中心處理器為例，稱部分大型晶片面積已約達 800 平方毫米，貼近現有單次曝光能力的上限。當 High NA EUV 的曝光視場變小，沿用 6 吋光罩印製同級晶片，便可能要將圖案拆成兩次曝光，再把兩部分接合。這不是單純增加一道工序，而是會改變大型晶片在新一代微影機上的製造方式。

12 吋光罩如何解開 High NA EUV 的 AI 大晶片瓶頸

圖片：Wikimedia Commons 檔案頁 — Guiding light (CC BY-SA 3.0)

避免拼接，重點在良率與晶圓產出

拼接製程要面對的難題，是兩次曝光圖案之間的接縫。TechNews 科技新報指出，接縫既可能成為缺陷與良率風險集中位置，亦會拉低晶圓產能：同一塊晶片需要兩次曝光，便會佔用更多設備時間。對面積本已很大的 AI 晶片而言，晶圓可切出的晶片數量有限，任何額外製程時間或報廢風險，均可能放大成實際供應壓力。

12 吋光罩的構想，是在 High NA EUV 較小的曝光範圍下，仍把大型晶片所需圖案納入一次曝光，避開拼接。ASML 技術長 Marco Pieters 表示，若產業能成功完成這項轉變，High NA EUV 系統生產力預計最高可提高 40%。這是技術目標而非已實現的量產數字；其前提包括較大光罩和相關設備可穩定運作，以及整套製程能達到可接受的良率。

從製造經濟角度看，這也解釋了為何光罩尺寸會成為焦點。High NA EUV 原本為更精細製程而設，但若它令最大型晶片必須依賴拼接，設備的解析度優勢可能被吞吐量和良率代價抵消。較大光罩不能令晶片本身變小，卻有機會把最大晶片重新放回單次曝光的製程模式，讓昂貴的微影設備較適合處理未來 AI 運算硬件的需求。

台積電加入，讓標準化有了推動力

TechNews 科技新報報道稱，台積電過去對 High NA EUV 的採用較為審慎，如今由董事長兼行政總裁魏哲家為合作藍圖背書。ASML 行政總裁 Christophe Fouquet 則表示，導入會是漸進過程，早期仍採用 6 吋光罩，其後才由 12 吋光罩支援。這個安排反映新標準不會一夜之間取代既有生產線，而是要在先進製程節點逐步建立所需能力。

台積電的角色尤其重要，原因是光罩尺寸屬於跨公司、跨設備類別的共同規格。單一設備商即使能製造 High NA EUV 機器，也無法獨力建立更大光罩的完整生產與驗證流程。當大型晶圓代工廠表明參與，光罩材料商、檢測與修補設備商、晶圓廠自動化系統供應商，才有較具體的投資依據。不過，這同時意味參與者需承擔長年資本開支和技術驗證的風險。

對 AI 算力供應的意義，仍要看推進進度

若 12 吋光罩最終按規劃成熟，最直接受惠的將是需要大面積設計的資料中心 AI 晶片，以及代工這類晶片的產線。對雲端服務供應商、企業用 AI 平台和最終使用 AI 功能的手機或 app 用戶而言，影響不會是短期的產品規格改動；較合理的理解是，它可能改善未來高端算力硬件擴產時的製造效率，從供應端支持更大的運算需求。

但這條因果鏈仍有不少變數。報道提到，2033 年要支援的 AI 晶片甚至尚未完成設計；晶片面積是否繼續增加、客戶會否選擇以其他設計或封裝方式處理運算需求，以及整個光罩生態能否同步轉換，都會影響 12 吋光罩的實際回報。英特爾已在產線運作 High NA EUV，三星與 SK 海力士則分別把 High NA 導入 DRAM 量產的目標放在 2028 年，亦顯示不同公司未必採用相同節奏。

接下來值得觀察的，並非只有 ASML 能否售出更多 High NA EUV 設備，而是台積電及其供應鏈能否把 12 吋光罩從試產線變成可重複、可驗證的量產流程。若這一步順利完成，大型 AI 晶片可減少依賴拼接；若相關基建進度落後，High NA EUV 在處理最大面積晶片時的效率限制便會延續更久。對關注全球 AI 硬件供應的人來說，光罩尺寸這個看似上游的改動，會是未來數年值得跟進的製造指標。