IBM 0.7nm NanoStack 解畫：重點係 3D 堆疊同五年量產距離

件事係咩

TechNews 科技新報 報道（PR Newswire 授權轉載），IBM 喺 2026 年 6 月 25 日公布一套 sub-1nm 晶片技術，名叫 NanoStack，節點寫做 0.7nm 或 7 angstrom。官方講法好搶眼：指甲咁大嘅晶片面積可以塞近 1,000 億個電晶體，密度大約係 2021 年 IBM 2nm 研究晶片嘅兩倍。不過先講清楚，呢次係研究同製程架構展示，唔係一粒可以拎去買嘅 CPU、GPU 或 AI accelerator。

IBM 官方同時話，按已公布技術結果，呢套 7 angstrom 技術相對 IBM 2nm 節點，性能最多高 50%，或者能源效率高 70%；VLSI 2026 研究亦提到 SRAM bitcell 面積可以縮細 40%。呢堆數字有參考價值，但全部都係 IBM projected claims，同第三方量產實測相距好遠。睇呢單新聞，唔應該淨係望 0.7nm 個數字，要睇佢點改電晶體堆法。

圖片：IBM / PR Newswire

0.7nm 唔好當尺咁睇

半導體節點名而家已經唔係簡單尺碼。TSMC、Intel、Samsung 講 3nm、2nm、18A，入面有好多係世代名、設計規則同密度嘅混合表述，唔代表每條金屬線、每個 gate length 都真係嗰個長度。IBM 自己喺新聞稿都寫明，現代電晶體節點講嘅係製造技術世代，唔係單一物理尺寸，所以「0.7nm」應該讀成 7 angstrom 級別路線圖，而唔好理解成晶片上所有特徵都細到 0.7nm。

呢個分別好重要，因為去到原子尺度，矽原子本身大約都係埃米級，電子穿隧、漏電、變異同散熱全部會變到麻煩。IBM 呢次想表達嘅唔係單純再縮平面圖案，而係改用立體方式堆電晶體。簡單講，以前好多製程進步都係把平面圖案縮細；NanoStack 就係想用立體堆疊，換取更高密度同較好功耗。

圖片：IBM

NanoStack 實際改咗咩

而家主流先進邏輯晶片用 nanosheet / GAA 架構，n-type 同 p-type 電晶體多數喺同一層平面排開。IBM NanoStack 嘅玩法係靠 3D sequential integration，令上下兩層電晶體交錯堆起，仲可以用超薄介電層將兩塊晶圓黐埋。Tom's Hardware 分析得幾貼地：咁做等於將原本左右排開嘅 CMOS 配對改成上下排，橫向面積自然有機會慳返好多。

好處係密度、SRAM 同性能功耗有想像空間，難位都一樣硬淨。雙晶圓要對得極準，黐合界面有少少瑕疵都可能影響良率；上下兩層都會發熱，供電同訊號走線又複雜過單層設計。Tom's Hardware 亦提醒，兩塊先進晶圓加額外製程步驟，成本唔會細。咁就解釋到點解呢類架構比較似 AI server、高階雲端 accelerator 會先試，手提電腦同手機唔會好快受惠。

圖片：IBM Research

AI server 點解會關心

生成式 AI 最食電嘅地方唔淨係矩陣運算，仲有大量數據搬入搬出運算單元。SRAM 縮細 40% 呢點如果喺量產守得住，晶片設計師可以喺同一面積放多啲快取，或者用同樣快取面積換返功耗同成本空間。對雲端公司嚟講，性能升同省電通常都會變成 server 密度、機房電力同推論成本嘅數學題。

不過，官方講 50% 性能或 70% 能源效率提升，唔等於之後所有 AI 服務會即刻平。晶片要由研究結果去到量產產品，中間仲有設計工具、良率、封裝、HBM 供應、機房散熱同客戶驗證。TechWire Asia 指出，IBM 呢次冇公布基於 NanoStack 嘅商用處理器，亦冇公布量產夥伴；所以暫時最多只可以話，呢個係未來 AI server 晶片有機會行嘅方向。

五年量產係限制多過承諾

IBM 官方話，NanoStack 最快可以喺五年內用喺 sub-1nm 節點同量產。呢句聽落近，但半導體五年唔短，特別係當技術仲牽涉雙晶圓黐合、High NA EUV 路線、量產良率同成本模型。IBM 過去做咗好多前沿製程研究，實際商用通常要靠晶圓廠同客戶再做一輪工程，令研究 IP 變成可重複生產嘅節點，呢一步先最花時間。

所以買機角度可以放鬆，唔使等 0.7nm 手機或者手提電腦。接落嚟要睇嘅係 IBM 有冇明確晶圓廠夥伴、會唔會公布良率同晶片面積資料，仲有 50% / 70% 呢啲數字喺完整 SoC 上仲剩幾多。到有廠願意攞 NanoStack 做商用節點，呢次研究先會同雲端服務、AI 計費同日常電腦續航拉上實際關係。

參考來源

• TechNews 科技新報 — IBM 推出全球首見的次奈米晶片技術，推動半導體產業未來十年發展 — original report
• IBM Newsroom：Sub-1 Nanometer Chip Technology — IBM 官方新聞稿，有公布日期、0.7nm / 7 angstrom、NanoStack、性能 / 能效預測同五年量產講法。
• IBM Research：Introducing the first sub-1 nanometer node chip — IBM Research 補充 NanoStack 背景、3D 堆疊方向、SRAM scaling 同 AI 算力想像。
• Tom's Hardware：IBM goes sub-1nm, develops 0.7nm-class technology — 補充雙晶圓 NanoStack 做法、良率、對位、散熱同成本限制。
• TechWire Asia：IBM claims world’s first sub-1 nm chip technology — 補充暫時未有商用處理器同量產夥伴呢個限制。
• EE Times：IBM Shows Sub-1-nm Chips, Targeting Production in 5 Years — 補充 IBM 對 stacking / staggering、薄介電層黐合、十年路線圖同五年量產說法。

本文根據原文及公開資料整理；資料有出入時，以原文及官方資料為準。