華為 Kirin 2026 走向 3D 堆疊:冇 EUV 都要搵返效能空間
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華為 Kirin 2026 走向 3D 堆疊:冇 EUV 都要搵返效能空間

圖片:via TechNews 科技新報 — https://technews.tw/2026/07/06/huawei-hybrid-bonding-process-for-the-kirin-2026/
TechLab 編輯部(譯)·

LogicFolding 靠混合鍵合縮短信號距離,難位主要係散熱、良率同量產穩唔穩

華為想避開嘅唔止係 EUV

TechNews 科技新報 報道,華為新版 Time Scaling / τ Scaling 論文再披露 Kirin 2026 同 LogicFolding 嘅細節:重點係用 3D 堆疊同混合鍵合,將本來喺平面拉長嘅訊號路徑摺短。呢單值得留意,但唔好當成『冇 EUV 都即刻追得上』咁睇。實際啲講,華為係想將手機晶片競賽拉去另一個戰場:線有幾短、資料走得有幾快、每一瓦可以做幾多嘢。

何庭波喺 ISCAS 2026 發表 τ Scaling Law 嘅官方相

圖片:Huawei

已知同未知要分清

華為官網 5 月 ISCAS 稿講,Kirin 2026 會喺 2026 年秋季率先用 LogicFolding。ChinaXiv 論文同 TrendForce 整理嘅 V2 資料就話,手機 SoC 喺固定製程下,LogicFolding 帶到約 55% 電晶體密度提升、41% 省電效率改善;論文亦列出 155 到 238 MTr/mm² 呢組數。呢啲係華為論文數字,暫時未有第三方手機實測。實際落邊部 Mate / P 系、港行同水貨安排、Google 服務點處理,全部 [待確認]。

混合鍵合其實講緊咩

平時講 3D chip,好多人會諗起將 cache、RAM 或幾粒 chiplet 疊埋一齊。混合鍵合再進一步:上下兩層 die 用銅對銅直接接上,少咗傳統微凸塊,中間接點可以密好多,訊號唔使喺金屬線兜大圈。Intel Foveros Direct 同 TSMC SoIC 都係行呢個方向,官方資料都主打高密度垂直互連、低延遲同低功耗。華為 LogicFolding 想再推前一步,將關鍵邏輯路徑分到上下 active tier,等 CPU、GPU、NPU、SRAM 之間嘅距離由毫米級壓到微米級。

同 TSMC、Intel 嘅分別

TSMC SoIC 同 Intel Foveros Direct 主要服務一堆客戶同一堆 chiplet 組合,目標係畀唔同功能嘅 die 變成好似單粒 SoC 咁用;Apple A20 Pro 嗰類 WMCM 消息,多數仲係供應鏈傳聞,可信度要分開睇。華為今次嘅背景唔同,佢喺先進製程受制下,冇得單靠縮 transistor 追 Apple、Qualcomm 或 MediaTek,所以將 3D 垂直連接變成主菜。呢條路有意思,因為手機 SoC 好多時卡喺資料搬運、RAM 距離、熱同功耗,算術單元本身只係一部分。

但難位唔會憑示意圖消失

3D 堆疊聽落好靚,但工程賬好現實:die 疊高咗,熱點會仲集中,良率要同時守住上下層同鍵合界面,TSV 亦會食面積同加寄生電阻電容。論文講 Kirin 2026 呢代做法偏保守,hybrid-bonding pitch 去到 1.5μm,之後再靠低溫鍵合同 TSV 落點下移去釋放佈線空間。呢啲講法合理,但買機嗰刻最終睇續航、發熱、影相處理同長時間遊戲降頻;冇獨立評測前,55% 同 41% 只可以當華為交出嘅技術目標同內部量度。

對手機買家有咩實際意思

如果你一路因為 Google 服務、app 兼容、保養同轉資料成本而避開華為,Kirin 2026 暫時未改變呢幾件事。不過用開華為或睇重自家供應鏈嗰批買家,下一代 Mate 系值得望實嘅唔止跑分,仲有持續負載下嘅溫度同電量表現。華為今次值得睇嘅位,係用封裝同架構去補先進製程嘅差距;實際補到幾多,要等 2026 年秋季第一批真機出街先知。


參考來源

本文根據原文及公開資料整理;資料有出入時,以原文及官方資料為準。

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