SPHBM4 出爐：AI GPU 記憶體想平啲，靠避開 interposer

JEDEC 今次改嘅係封裝路線

JEDEC 出咗 JESD330-4，正式名叫 Standard Package High Bandwidth Memory 4，即係 SPHBM4。Tom's Hardware 個重點講得準：呢套標準目的唔係叫 DRAM cell 自己突然快幾倍，焦點放喺 HBM4 點樣接落 AI accelerator。用同 HBM4 一樣嘅 DRAM stack，底部換成新 PHY / buffer die，再用 512-bit 外部介面接 host。講白啲，記憶體冇變魔術，變嘅係條路點鋪。

點解 512-bit 反而係重點

標準 HBM4 用 2048-bit 介面、32 個 channel。JEDEC 2025 年 HBM4 公告講到最高 8 Gb/s、每 stack 最高 2 TB/s，同 16-high、32Gb die 可以做到 64GB。SPHBM4 外部 data 線得 512-bit，再靠 4:1 serialization 拉高速度；Tom's Hardware 指 JESD330-4 規格速度由 22.4 GT/s 到 46.0 GT/s。即係少咗腳位，但每條線跑快好多，目的係畀 bump pitch 放寬，同記憶體離 SoC 遠啲都仲接得住。

貴位喺 interposer 同 CoWoS

高階 AI GPU 貴，唔止因為 HBM DRAM 自己貴。TSMC 官網講 CoWoS-S 用 silicon interposer，logic chiplet 同 HBM cube 放喺同一個 package 入面，換嚟極高密度互連；SemiAnalysis 亦形容 interposer 係 die 之間嘅通訊層，之後先貼上 substrate。問題係，呢套 wafer-level 2.5D 封裝又貴又食產能，AI accelerator 一多，卡住嘅唔只係 HBM 供應，仲有封裝位。SPHBM4 有意思嘅地方，就係想令最難嗰段路由改喺 organic substrate 上處理。

呢招唔等於平價 HBM

講到「slash AI memory costs」好容易令人諗到 AI GPU 價錢會跌，但呢度要踩一腳煞車。SPHBM4 仍然用 HBM4 DRAM die，仍然有 TSV、stacking、測試、良率同高階封裝；新 base die 仲要做 SerDes-like PHY、lane training、FEC、ECC，同一般 HBM4 嗰種闊而慢嘅 parallel 介面唔同。換句話講，佢減少 silicon interposer 依賴，但冇令成件事變成 GDDR 咁平、咁普及。成本可能降，供應鏈可能鬆少少，但幅度同時間表都未有官方數字。

性能帳：頻寬接近，延遲同功耗要睇實物

SPHBM4 另一個容易誤會嘅位，係 512-bit 好似 2048-bit 贏好多；實際上佢靠高頻率補返 aggregate bandwidth，46 GT/s 理論上可以去到接近 2.944 TB/s 每 stack。問題係，Tom's Hardware 都提到初代未必跑到最高檔，而且 DRAM core 本身冇快咗，外面多咗 PHY、serialization、FEC 同 clock training，延遲有機會高過傳統 HBM4。訓練大型模型未必最怕幾 ns，但 inference 對 latency 好敏感，呢點唔可以當冇事。

邊類晶片最可能先用

我會睇 SPHBM4 做 AI hardware 嘅中間層選項，多過取代 NVIDIA/AMD 旗艦訓練 GPU 上嘅 HBM4E。最頂級嗰批晶片仍然追求極限頻寬、最低延遲同成熟生態，CoWoS 類方案仲有好強慣性。SPHBM4 反而啱啲 custom accelerator、networking ASIC、memory-heavy inference chip，或者想塞更多 stack 但唔想俾 2048-bit PHY 食晒 die 邊位嘅設計。最大賣點落喺設計自由度：設計師多一條封裝路可以揀，唔使每次都擠入 silicon interposer 嗰條窄門。

對雲端 AI 價錢有咩影響

買 GPU server、租雲端 GPU、做 inference 成本預算嘅人，短期唔好當呢個標準係減價訊號。標準出咗，距離記憶體廠出貨、SoC 端整合、封裝廠建立良率、雲端平台大批部署，中間仲有好長路。實際影響會先喺供應鏈入面出現：某啲 AI ASIC 可以避開最擠迫嘅 CoWoS-S 產能，或者用較長 channel 距離排更多記憶體 stack。等到呢啲設計成批上架，先有機會慢慢反映喺 accelerator 供應同租用成本。

下一步睇供應鏈

下一步要睇嘅唔止 JEDEC 文件有幾靚，重點落喺 SK hynix、Micron、Samsung 會點樣支持 SPHBM4 stack，EDA/IP 供應商有冇成熟 PHY，同封裝廠可唔可以喺 organic substrate 上穩定跑高頻訊號。呢套標準最有價值嘅地方，係佢承認 AI 晶片嘅樽頸已經唔止喺 GPU die 入面，記憶體、封裝、substrate 會一齊決定。短期雲端 GPU 唔會因為 SPHBM4 即刻平；但未來 AI accelerator 點設計，呢條路線值得跟實。

參考來源

• Tom's Hardware — JEDEC releases new SPHBM4 standard to slash AI memory costs — Narrow 512-bit interface enables dropping expensive interposers for organic substrates — original report
• JEDEC Prepares SPHBM4 Standard to Deliver HBM4-Level Throughput with Reduced Pin Count — JEDEC 早前官方公告，確認 512 data signals、4:1 serialization、organic substrate 同較長 channel length 呢條方向。
• JEDEC and Industry Leaders Collaborate to Release JESD270-4 HBM4 Standard — JEDEC HBM4 官方公告，用嚟做 2048-bit、8 Gb/s、2 TB/s、64GB stack 嘅基準。
• CoWoS - Taiwan Semiconductor Manufacturing Company Limited — TSMC 官網，解釋 CoWoS-S 用 silicon interposer 放 logic chiplets 同 HBM cubes。
• AI Expansion - Supply Chain Analysis For CoWoS And HBM — CoWoS 同 HBM 供應鏈背景，解釋 interposer 喺 logic die 同 HBM 之間點樣做通訊層。

本文根據原文及公開資料整理；資料有出入時，以原文及官方資料為準。