Intel XBM 專利盯住 HBM 貴位：AI 晶片記憶體牆點解咁難拆
用 UCIe 同新 DRAM stack 避開 interposer，暫時都只係專利構想
Intel 盯住 HBM 最痛嗰截
Tom's Hardware 報道，Intel 有份名為「Ultra High Bandwidth Memory With Backend Transistors」嘅美國專利申請，2026 年 7 月 2 日公開，提交日係 2024 年 12 月 26 日。專利入面叫呢套設計做 cross-batch memory，簡稱 XBM。先講清楚，呢份係專利申請，Intel 暫時冇產品 roadmap、冇上市時間、冇話效能會贏 HBM4；值得睇嘅位，係佢點樣拆 HBM 而家最貴最麻煩嗰截封裝。
AI accelerator 而家成日卡喺 data 餵唔切，純粹加算力冇咁好救。HBM 用好多 DRAM die 疊起，再經 TSV 同 silicon interposer 接去 GPU/AI die；好處係 interface 闊到誇張，HBM3/3E 一個 stack 常見 1024-bit，HBM4 再推到 2048-bit。問題係，咁多線要喺封裝入面排得好靚，interposer 面積、良率、供應同成本全部跟住上。
圖片：Intel
XBM 想點拆
XBM 嘅做法幾進取：DRAM cell 由傳統前段 silicon transistor，搬去後段金屬層上面，用 BEOL thin-film transistor 做 1T1C DRAM。專利仲寫到每粒 memory die 約 1.5GB，八層起跳、可去到十六層，data 經 base die 入 UCIe I/O bundle，速率寫 32 GT/s。講白啲，Intel 想用細啲嘅高速 serial link 取代 HBM 嗰種超闊 parallel interface，咁就有機會甩開昂貴 silicon interposer。
另一個重點係修補。HBM stack 疊得愈高，任何一層有 defect 都會拖低良率；XBM 專利入面嘅 base die 放咗 spare channel、BISR、decode/debug logic，同埋後備 sub-channel，目標係封裝後仲有機會救返壞 block。呢個位其實重要過「32 GT/s」，因為新記憶體架構畫圖唔難，難在量產時有幾多 die 可以救得返、賣得出。
32 GT/s 暴露咗時間差
有個細節值得補返：Tom's Hardware 話 32 GT/s 係 UCIe 而家上限，但 UCIe Consortium 2025 年已經公開 3.0，寫明 48/64 GT/s，最高去到 64 GT/s。呢個唔代表原文成篇錯，專利本身係 2024 年底提交，好可能反映當時設計 snapshot；但如果 XBM 真係要面對 HBM4E 或之後產品，Intel 最終用邊代 UCIe、功耗點計、latency 點收，會係好關鍵嘅三條數。
同 ZAM 係兩條路
XBM 亦唔好同 ZAM 撈埋。Intel 同 SoftBank 旗下 SAIMEMORY 喺 2026 年 2 月公佈合作，ZAM 主打堆疊同 bonding，SAIMEMORY 官方目標係 FY2029 左右商業化；XBM 呢份專利就激進好多，連 DRAM transistor 擺位同 interface 都改。講白啲，Intel 唔止想賣 AI accelerator 或封裝服務，佢仲想喺記憶體 stack 本身搵返主導權，至少保留幾條後備路。
對 AI 成本有咩意思
短期睇，XBM 威脅唔到 SK hynix、Samsung、Micron 手上嘅 HBM 生意，因為新 DRAM cell、TSV gutter、base die repair、UCIe controller 全部都要過量產關。開發者同公司 IT 短期唔會見到 cloud AI 即刻平，但 AI server 成本會愈嚟愈受記憶體供應、封裝良率同 I/O 功耗牽住；訓練同推理價錢，長線都避唔開呢條鏈。
所以 XBM 更似一個訊號：HBM 未來幾年仲會係 AI 晶片主流，但大廠已經開始嫌佢太貴、太難封裝、太受供應牽制。下一步睇三樣：Intel 有冇公開 test vehicle、良率數字，同埋願唔願意拉 JEDEC/UCIe 生態一齊行。冇呢幾樣，XBM 暫時只係一張幾有意思嘅藍圖。
參考來源
- Tom's Hardware — Intel patent reveals new XBM memory architecture that ditches HBM's costly silicon interposer — backend-transistor DRAM stack uses UCIe links and built-in repair to ease AI's memory bottleneck — original report
- US20260191095A1 - Ultra High Bandwidth Memory With Backend Transistors — USPTO 公開專利 PDF，用嚟核對申請號、圖則同 primary source。
- UCIe 3.0 Specification: Redefining Chiplet Interconnects — UCIe 官方 blog，確認 3.0 已支援 48/64 GT/s，補返 32 GT/s 背後嘅時間差。
- JEDEC and Industry Leaders Collaborate to Release JESD270-4 HBM4 Standard — JEDEC HBM4 標準發布稿，提供 2048-bit interface、2 TB/s、容量等背景。
- HBM4 Boosts Memory Performance for AI Training — Cadence 技術文，補充 HBM4 寬介面點解要 interposer 同封裝路由。
- SoftBank Corp. Subsidiary SAIMEMORY and Intel Collaborate to Commercialize Next-generation Memory Technology — SAIMEMORY 官方稿，交代 Intel 另一條 ZAM 記憶體路線同 FY2029 目標。
- Chiplets | Accelerate Your Chiplet Innovation — Intel Foundry chiplets 頁面，提供官方 Foveros 圖同 UCIe/chiplet 背景。
本文根據原文及公開資料整理；資料有出入時，以原文及官方資料為準。
