Intel XBM 專利想拆 HBM 成本牆，AI GPU RAM 戰線拉到 2030
未有產品 roadmap，今次重點落喺封裝同 UCIe
先搞清楚：XBM 而家只係專利
TechNews 科技新報 報道，Intel 新近公開嘅專利提到 XBM（Cross-Batch Memory），想用嚟挑戰 HBM4，商用時間講到 2030 年之後。Tom's Hardware 核對到，文件申請日係 2024 年 12 月 26 日，2026 年 7 月 2 日先公開。呢句聽落好大，但要先落個註腳：而家見到嘅係專利文件同外媒拆解，唔係 Intel 發佈產品，冇實物、冇客戶名單、冇量產承諾。值得睇嘅位，反而係 Intel 點樣拆 HBM 而家最痛嗰幾個位：封裝貴、供應緊、功耗高。
圖片：Micron
HBM 貴，唔止係 RAM 貴
AI GPU 而家最大麻煩唔淨係算力，仲有餵資料畀 GPU 嘅速度。HBM 靠 DRAM die 垂直堆疊，再用超闊 interface 同矽中介層接住 GPU，所以頻寬好誇張；JEDEC HBM4 標準講到 2048-bit interface、每 stack 最高 2TB/s、最高 64GB 容量。代價就係封裝難、測試難、良率同先進封裝產能都會食錢。換句話講，AI server 貴，有一截其實係 RAM 同封裝成本。
XBM 想改邊度
專利入面講嘅 XBM，核心係 1T1C backend DRAM：傳統 DRAM cell 多數喺前段矽層做，XBM 就想搬到 BEOL 金屬層，用 thin-film transistor 去騰出平面面積。呢個做法理論上可以放多啲 TSV 路徑，堆疊入面又用子通道、datablock、內建測試同備援去救良率。I/O 方面，資料經 base die 出 UCIe bundle，文件講到 32GT/s；UCIe 走 package-level die-to-die 標準，協議層又貼近 PCIe/CXL 生態，方向明顯係想用 chiplet 標準減少超闊 HBM interface 帶嚟嘅封裝壓力。
呢個做法有吸引力，但唔好當成快到眼前
如果 XBM 真係做到，吸引位唔只係頻寬高啲，而係成本曲線可能唔同：少靠大型 interposer、用標準化 UCIe、再加埋 post-assembly repair，理論上有機會拉高可用良率。但現實係，backend DRAM 大量生產仲未俾市場驗證；32GT/s 放喺今日 UCIe 1.x / 2.0 好進取，但 UCIe 3.0 已經支援 48/64GT/s，去到 2030 年未必夠嚇人。專利有方向，未等於有產品節奏。
Intel 其實有兩條 RAM 線
XBM 仲要同 ZAM 分開睇。Intel 今年 2 月同 SoftBank 旗下 SAIMEMORY 講明合作 Z-Angle Memory，官方講法係 2027 年 prototype、到 2030 年前後商用；ZAM 重點放喺 stacked DRAM bonding 同低功耗，XBM 就改 DRAM cell 放位同 I/O 架構。兩件事加埋，訊號好清楚：Intel 想喺 AI server 最貴、最缺貨嗰段供應鏈重新攞主導權，路線唔只得賣 GPU 或代工先進製程。
對租 GPU 嘅人有咩用
短期講，幫唔到你明日平租到 GPU。2026 到 2027 呢輪 AI 加速器，主線都仲係 HBM3E / HBM4、CoWoS / EMIB / 其他先進封裝，同各大雲端平台點樣搶供應。中長線先有意思：如果 XBM、ZAM、Qualcomm HBC 呢類方案入到量產，GPU 成本就唔再完全綁死喺少數 HBM 供應同大型 interposer 上面。做 AI 服務嘅公司，最後會喺每 token 成本同排隊租 GPU 時間感受到分別。
下一步睇三件事
呢類專利最易令人誤會成「HBM4 殺手」，但真正要睇三件事：第一，有冇公開樣片或者 partner silicon；第二，RAM 廠、封裝廠同 AI accelerator 客戶有冇加入；第三，成本每 GB、功耗每 bit 同良率有冇數字。冇呢幾樣，XBM 只係一份幾有野心嘅路線圖；有晒，AI server RAM 市場先會真係多一個玩法。
參考來源
- TechNews 科技新報 — 英特爾研發 XBM 次世代記憶體架構挑戰 HBM4，規劃 2030 年進入商業化市場 — original report
- US20260191095A1：Ultra High Bandwidth Memory With Backend Transistors — 核對 Intel 專利公開日、申請日、1T1C backend DRAM、UCIe、8/16 層堆疊。
- Tom's Hardware：Intel patent reveals new XBM memory architecture — 補充專利仍未變產品 roadmap、封裝設計、UCIe 32GT/s 天花板等風險。
- Intel / SAIMEMORY ZAM 合作官方文章 — 核對 ZAM 係官方合作、2027 prototype、2030 商用目標。
- UCIe Consortium Specifications — 核對 UCIe 係 package-level die-to-die 標準，3.0 已支援 48/64GT/s。
- JEDEC HBM4 standard release — 核對 HBM4 2048-bit、最高 2TB/s、32 channels、最高 64GB stack。
- Micron HBM4 product page — 核對現有 HBM4 產品方向同 >2.8TB/s bandwidth；官方圖片來源。
- Qualcomm Dragonfly AI accelerators / HBC — 對照業界用 LPDDR / near-memory compute 去避 HBM 成本同功耗壓力。
本文根據原文及公開資料整理；資料有出入時，以原文及官方資料為準。
